Contents
1 Basic Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 The Field-Effect Principle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.3 The Inversion-LayerMOS Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.1 The Metal-Oxide-Semiconductor (MOS) Capacitor . . . . 9
1.3.2 The Inversion-LayerMOS Transistor . . . . . . . . . . . . . . . . . . . . 11
1.4 Derivation of Simple MOS Formulae . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.5 The Back-Bias Effect (Back-Gate Effect, Body Effect)
and the Effect of Forward-Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.6 Factors Which Characterise the Behaviour of the MOS
Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.7 Different Types of MOS Transistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.8 Parasitic MOS Transistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
1.9 MOS Transistor Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
1.10 Capacitances in MOS Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
1.11 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.12 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2 Geometrical-, Physical- and Field-Scaling Impact on MOS
Transistor Behaviour . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.2 The Zero Field Mobility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.3 Carrier Mobility Reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.1 Vertical and Lateral Field Carrier Mobility Reduction . . 47
2.3.2 Stress-Induced Carrier Mobility Effects . . . . . . . . . . . . . . . . . 50
2.4 Channel Length Modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.5 Short- and Narrow-Channel Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.5.1 Short-Channel Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.5.2 Narrow-Channel Effect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.6 Temperature Influence on Carrier Mobility and Threshold Voltage .. . . . . . . . . . . . . . . 57
2.7 MOS Transistor Leakage Mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.7.1 Weak-Inversion (Subthreshold) Behaviour
of the MOS Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
2.7.2 Gate-Oxide Tunnelling .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.7.3 Reverse-Bias Junction Leakage . . . . . . . . . . . . . . . . . . . . . . . . . . 64
2.7.4 Gate-Induced Drain Leakage (GIDL) . . . . . . . . . . . . . . . . . . . . 65
2.7.5 Hot-Carrier Injection and Impact Ionisation . . . . . . . . . . . . . 66
2.7.6 Overall Leakage Interactions and Considerations . . . . . . . 66
2.8 MOS Transistor Models and Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
2.8.1 Worst-Case (Slow), Typical and Best-Case (Fast)
Process Parameters and Operating Conditions. . . . . . . . . . . 69
2.9 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
2.10 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3 Manufacture of MOS Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.2 Different Substrates (Wafers) as Starting Material . . . . . . . . . . . . . . . . . 74
3.2.1 Wafer Sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.2.2 Standard CMOS Epi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.2.3 Crystalline Orientation of the Silicon Wafer . . . . . . . . . . . . . 78
3.2.4 Silicon-on-Insulator (SOI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.3 Lithography in MOS Processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.3.1 Lithography Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.3.2 Lithographic Extensions Beyond 30 nm . . . . . . . . . . . . . . . . . 95
3.3.3 Next Generation Lithography.. . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.3.4 Mask Cost Reduction Techniques for
Low-Volume Production .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
3.3.5 Pattern Imaging.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
3.4 Oxidation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
3.5 Deposition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
3.6 Etching .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
3.7 Diffusion and Ion Implantation .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
3.7.1 Diffusion .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
3.7.2 Ion Implantation .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
3.8 Planarisation .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
3.9 Basic MOS Technologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
3.9.1 The Basic Silicon-Gate nMOS Process . . . . . . . . . . . . . . . . . . 128
3.9.2 The Basic Complementary MOS (CMOS) Process . . . . . 131
3.9.3 An Advanced Nanometer CMOS Process . . . . . . . . . . . . . . . 133
3.9.4 CMOS Technologies Beyond 45 nm . . . . . . . . . . . . . . . . . . . . . 141
3.10 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
3.11 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
4 CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
4.2 The Basic nMOS Inverter .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.2.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.2.2 The DC Behaviour . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
4.2.3 Comparison of the Different nMOS Inverters . . . . . . . . . . . 170
4.2.4 Transforming a Logic Function into an nMOS
Transistor Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
4.3 Electrical Design of CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.3.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.3.2 The CMOS Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
4.4 Digital CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
4.4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
4.4.2 Static CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
4.4.3 Clocked Static CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
4.4.4 Dynamic CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
4.4.5 Other Types of CMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
4.4.6 Choosing a CMOS Implementation .. . . . . . . . . . . . . . . . . . . . . 200
4.4.7 Clocking Strategies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
4.5 CMOS Input and Output (I/O) Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
4.5.1 CMOS Input Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
4.5.2 CMOS Output Buffers (Drivers) . . . . . . . . . . . . . . . . . . . . . . . . . 203
4.6 The Layout Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
4.6.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
4.6.2 Layout Design Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
4.6.3 Stick Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
4.6.4 Example of the Layout Procedure .. . . . . . . . . . . . . . . . . . . . . . . 211
4.6.5 Guidelines for Layout Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
4.7 Libraries and Library Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
4.8 FinFET Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
4.9 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
4.10 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
5 Special Circuits, Devices and Technologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
5.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
5.2 CCD and CMOS Image Sensors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
5.2.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
5.2.2 Basic CCD Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
5.2.3 CMOS Image Sensors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
5.3 BICMOS Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
5.3.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
5.3.2 BICMOS Technology .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
5.3.3 BICMOS Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
5.3.4 BICMOS Circuit Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
5.3.5 Future Expectations and Market Trends . . . . . . . . . . . . . . . . . 239
5.4 Power MOSFETs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
5.4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
5.4.2 Technology and Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
5.4.3 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
5.5 Bipolar-CMOS-DMOS (BCD) Processes . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
5.6 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
5.7 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
6 Memories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
6.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
6.2 Serial Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
6.3 Content-AddressableMemories (CAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
6.4 Random-Access Memories (RAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
6.4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
6.4.2 Static RAMs (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
6.4.3 Dynamic RAMs (DRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
6.4.4 High-Performance DRAMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
6.4.5 Single- and Dual Port Memories . . . . . . . . . . . . . . . . . . . . . . . . . 280
6.4.6 Error Sensitivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.5 Non-volatile Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.5.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.5.2 Read-Only Memories (ROM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
6.5.3 Programmable Read-Only Memories . . . . . . . . . . . . . . . . . . . . 285
6.5.4 EEPROMs and Flash Memories . . . . . . . . . . . . . . . . . . . . . . . . . . 287
6.5.5 Non-volatile RAM (NVRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
6.5.6 BRAM (Battery RAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
6.5.7 FRAM, MRAM, PRAM (PCM) and RRAM . . . . . . . . . . . . 304
6.6 EmbeddedMemories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
6.6.1 Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
6.7 Classification of the Various Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
6.8 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
6.9 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
7 Very Large Scale Integration (VLSI) and ASICs . . . . . . . . . . . . . . . . . . . . . . . 321
7.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
7.2 Digital ICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
7.3 Abstraction Levels for VLSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
7.3.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
7.3.2 System Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
7.3.3 Functional Level. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
7.3.4 RTL Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
7.3.5 Logic-Gate Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
7.3.6 Transistor Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
7.3.7 Layout Level. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
7.3.8 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
7.4 Digital VLSI Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
7.4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
7.4.2 The Design Trajectory and Flow . . . . . . . . . . . . . . . . . . . . . . . . . 341
7.4.3 Example of Synthesis from VHDL Description to
Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
7.4.4 Floorplanning.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
7.5 The use of ASICs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
7.6 Silicon Realisation of VLSI and ASICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
7.6.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
7.6.2 Handcrafted Layout Implementation .. . . . . . . . . . . . . . . . . . . . 355
7.6.3 Bit-Slice Layout Implementation.. . . . . . . . . . . . . . . . . . . . . . . . 356
7.6.4 ROM, PAL and PLA Layout Implementations . . . . . . . . . . 356
7.6.5 Cell-Based Layout Implementation . . . . . . . . . . . . . . . . . . . . . . 360
7.6.6 (Mask Programmable) Gate Array Layout
Implementation .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
7.6.7 Programmable Logic Devices (PLDs) . . . . . . . . . . . . . . . . . . . 365
7.6.8 Embedded Arrays, Structured ASICs and
Platform ASICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
7.6.9 Hierarchical Design Approach . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
7.6.10 The Choice of a Layout Implementation Form . . . . . . . . . . 376
7.7 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
7.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
8 Less Power, a Hot Topic in IC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
8.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
8.2 Battery Technology Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
8.3 Sources of CMOS Power Consumption .. . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
8.4 Technology Options for Low Power. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
8.4.1 Reduction of Pleak by Technological Measures . . . . . . . . . . 385
8.4.2 Reduction of Pdyn by Technology Measures . . . . . . . . . . . . . 389
8.4.3 Reduction of Pdyn by Reduced-Voltage Processes . . . . . . . 391
8.5 Design Options for Power Reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
8.5.1 Reduction of Pshort by Design Measures . . . . . . . . . . . . . . . . . 393
8.5.2 Reduction/Elimination of Pstat by Design Measures.. . . . 394
8.5.3 Reduction of Pdyn by Design Measures . . . . . . . . . . . . . . . . . . 395
8.6 Computing Power Versus Chip Power, a Scaling Perspective . . . . . 423
8.7 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
8.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
9 Robustness of Nanometer CMOS Designs: Signal Integrity,
Variability and Reliability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
9.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
9.2 Clock Generation, Clock Distribution and Critical Timing . . . . . . . . 430
9.2.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
9.2.2 Clock Distribution and Critical Timing Issues . . . . . . . . . . . 431
9.2.3 Clock Generation and Synchronisation in
Different (Clock) Domains on a Chip . . . . . . . . . . . . . . . . . . . . 438
9.3 Signal Integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
9.3.1 Cross-Talk and Signal Propagation.. . . . . . . . . . . . . . . . . . . . . . 442
9.3.2 Power Integrity, Supply and Ground Bounce . . . . . . . . . . . . 447
9.3.3 Substrate Bounce . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
9.3.4 EMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
9.3.5 Soft Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
9.3.6 Signal Integrity Summary and Trends.. . . . . . . . . . . . . . . . . . . 458
9.4 Variability .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
9.4.1 Spatial vs. Time-Based Variations . . . . . . . . . . . . . . . . . . . . . . . . 460
9.4.2 Global vs. Local Variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
9.4.3 Transistor Matching .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
9.4.4 From Deterministic to Probabilistic Design . . . . . . . . . . . . . 467
9.4.5 Can the Variability Problem be Solved? . . . . . . . . . . . . . . . . . 468
9.5 Reliability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
9.5.1 Punch-Through .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
9.5.2 Electromigration.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
9.5.3 Hot-Carrier Injection (HCI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
9.5.4 Bias Temperature Instability (BTI, NBTI and PBTI). . . . 475
9.5.5 Latch-Up .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
9.5.6 Electro-Static Discharge (ESD) . . . . . . . . . . . . . . . . . . . . . . . . . . 480
9.5.7 The Use of Guard Rings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
9.5.8 Charge Injection During the Fabrication Process . . . . . . . . 487
9.5.9 Reliability Summary and Trends . . . . . . . . . . . . . . . . . . . . . . . . . 487
9.6 Design Organisation.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
9.7 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
9.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
10 Testing, Yield, Packaging, Debug and Failure Analysis . . . . . . . . . . . . . . . . 495
10.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
10.2 Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
10.2.1 Basic IC Tests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
10.2.2 Design for Testability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510
10.3 Yield . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
10.3.1 A Simple Yield Model and Yield Control.. . . . . . . . . . . . . . . 513
10.3.2 Design for Manufacturability .. . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
10.4 Packaging .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
10.4.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
10.4.2 Package Categories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
10.4.3 Packaging Process Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
10.4.4 Electrical Aspects of Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . 529
10.4.5 Thermal Aspects of Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
10.4.6 Reliability Aspects of Packaging .. . . . . . . . . . . . . . . . . . . . . . . . 533
10.4.7 Future Trends in Packaging Technology . . . . . . . . . . . . . . . . . 534
10.4.8 System-on-a-Chip (SoC) Versus
System-in-a-Package (SiP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
10.4.9 Quality and Reliability of Packaged Dies . . . . . . . . . . . . . . . . 539
10.4.10 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
10.5 Potential First Silicon Problems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
10.5.1 Problems with Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
10.5.2 Problems Caused by Marginal or
Out-of-Specification Processing . . . . . . . . . . . . . . . . . . . . . . . . . . 545
10.5.3 Problems Caused by Marginal Design . . . . . . . . . . . . . . . . . . . 547
10.6 First-Silicon Debug and Failure Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . 548
10.6.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548
10.6.2 Iddq and _Iddq Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548
10.6.3 Traditional Debug, Diagnosis and Failure
Analysis (FA) Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549
10.6.4 More Recent Debug and Failure Analysis Techniques . . 554
10.6.5 Observing the Failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
10.6.6 Circuit Editing Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
10.6.7 Design for Debug and Design for Failure Analysis . . . . . 568
10.7 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569
10.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571
11 Effects of Scaling on MOS IC Design and Consequences for
the Roadmap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
11.1 Introduction.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
11.2 Transistor Scaling Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
11.3 Interconnection Scaling Effects. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
11.4 Scaling Consequences for Overall Chip Performance
and Robustness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
11.5 Potential Limitations of the Pace of Scaling . . . . . . . . . . . . . . . . . . . . . . . . 584
11.6 Conclusions.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592
11.7 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
References .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595